[미디어펜=김견희 기자]SK하이닉스는 반도체 회로·공정 기술 분야의 학술대회인 ‘IEEE VLSI 심포지엄 2025’에서 미래 30년을 이끌 차세대 D램 기술 로드맵을 발표했다고 10일 밝혔다.

차선용 SK하이닉스 미래기술연구원장(CTO)은 이날 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로 한 기조연설에서 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”고 말했다. 

이어 “이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F²(4F 스퀘어) VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다”고 밝혔다.

4F² VG 플랫폼은 D램의 셀 면적을 최소화하고 수직 게이트 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다.

D램은 셀 단위로 데이터를 저장한다. 셀 하나의 면적을 F²(F는 반도체의 최소 선폭)라고 표현한다. 4F²는 한 개의 셀이 ‘2Fx2F’ 면적을 차지한다는 의미다. 셀 면적이 줄어들면 칩 하나에 더 많은 셀을 넣을 수 있어 저장용량이 늘어난다. VG는 D램에서 트랜지스터의 스위치 역할을 하는 게이트를 수직으로 세운 구조를 말한다.

현재는 6F²셀이 일반적이다. SK하이닉스는 “4F²셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다”고 설명했다.

차세대 D램 기술의 또 다른 핵심 축인 3D D램은 셀을 수직으로 쌓는 방식이다. 평면에 셀을 최대한 촘촘하게 집어넣는 기존 구조보다 같은 면적에 더 많은 데이터를 저장할 수 있다. 업계에선 3D D램 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측이 나온다. 회사는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다.

차 CTO는 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 협력해 D램의 미래를 현실로 만들어 가겠다”고 말했다.